低延遲AI高階設計軟體
技術主題班簡介
| 實務能力執行單位 | 電子與光電系統研究所 崁入式系統與晶片技術組 |
| 所屬計畫 | 智慧晶片物聯網應用技術開發計畫 ‹DABET11305› |
| 技術主題班數 | 4 |
| 技術主題班名稱 | 低延遲AI高階設計軟體 |
| 技術主題班簡介 | AI晶片設計較為複雜，如到中後期做調整，易造成規格不符或成本太高。預計在設計初期對架構進行優化，包括效能與功耗快速分析、NAS (Neural Architecture Search)與AI編譯器等議題。預期在AI晶片縮小且硬體受限之情況下，做運算時間與準確度的共同優化。 |
工程人才員額
| 規劃申請工程人才 | 5 名 |
指導師簡介
| 指導師 | 部門 | 單位名稱 | 職稱 |
|---|---|---|---|
| 陳＊＊ | 工研院電光所 | 嵌入式系統與晶片技術 | 部門經理 |
| 葉＊＊ | 工研院電光所 | 嵌入式系統與晶片技術組 | 工程師 |
| 謝＊＊ | 工研院電光所 | 嵌入式系統與晶片技術組 | 工程師 |
| 鄭＊＊ | 工研院電光所 | 嵌入式系統與晶片技術組 | 資深工程師 |
| 朱＊＊ | 工研院電光所 | 嵌入式系統與晶片技術組 | 副工程師 |
相關計畫
| 相關計畫名稱 | 經費來源 | 計畫規模 |
|---|---|---|
| 低延遲AI chiplet整合發展計畫 | 經濟部技術處 |
規模經費(單位:千元)：20000 規模研究人力(單位:人年)：6 |